華威大學(xué)的課程內(nèi)容是考而思的重點關(guān)注項目之一，同時也是很多同學(xué)關(guān)注的重點。接下來小編要給大家分享的是華威大學(xué)數(shù)字系統(tǒng)設(shè)計這門課程的相關(guān)內(nèi)容，包括課程的重點，評估方式以及同學(xué)們在順利完成課程之后可以收獲的技能。

　　一、課程簡介

　　數(shù)字系統(tǒng)設(shè)計這門課程只有10周的課程學(xué)習(xí)，一共15個學(xué)分，評估方式是平時的課程和期末考試各占一半。課程為同學(xué)們介紹了設(shè)計數(shù)字電子電路的原理和實踐，重點是現(xiàn)場可編程門陣列實現(xiàn)，包括工具流程、架構(gòu)、測試和性能設(shè)計。

　　二、課程重點

　　1.組合和時序電路概述:門，多路復(fù)用器，編碼器，解碼器，鎖存器，D觸發(fā)器，寄存器，移位寄存器。

　　2.使用硬件描述語言進(jìn)行設(shè)計:(Verilog)模塊定義、門級電路、賦值語句、行為組合描述、行為同步描述。

　　3.設(shè)計流程和FPGA架構(gòu):基本電路綜合、FPGA邏輯模塊、硬模塊、I/O、映射到FPGA模塊、布局布線、配置FPGA。

　　4.測試數(shù)字電路:基本Verilog測試平臺、自檢測試平臺、輸入/輸出向量的文件I/O、測試策略。

　　5.算術(shù)電路:紋波加法器的限制，超前進(jìn)位加法器，乘法器，定點數(shù)據(jù)表示和產(chǎn)生的誤差，浮點電路的復(fù)雜性。

　　6.時序和流水線操作:基本的組合時序特征，同步元件的時序，計算電路的時序性能，提高性能的流水線操作，危險，競爭條件和亞穩(wěn)態(tài)。

　　7.處理器和I/O:處理器的基本結(jié)構(gòu)及其與性能的關(guān)系，通過UART、SPI、I2C和更快的串行標(biāo)準(zhǔn)集成外設(shè)，計算這些標(biāo)準(zhǔn)的數(shù)據(jù)速率。

　　三、課程對應(yīng)技能

　　在順利完成課程之后，同學(xué)們基本能夠掌握以下專業(yè)技能：

　　1.計劃和管理設(shè)計過程，包括成本驅(qū)動因素、評估結(jié)果和處理技術(shù)不確定性。

　　2.應(yīng)用相關(guān)實踐和實驗室技能的能力。

　　3.構(gòu)思、制造和實現(xiàn)組件、產(chǎn)品、系統(tǒng)或流程的能力。

　　除了這些專業(yè)技能，更重要的是這門課程還能培養(yǎng)同學(xué)們的其他技能，這些技能可以被應(yīng)用到其他領(lǐng)域，不只是數(shù)字系統(tǒng)設(shè)計。

　　1.計算能力:應(yīng)用數(shù)學(xué)和計算方法交流參數(shù)、建模和優(yōu)化解決方案。

　　2.溝通(書面和口頭;面向技術(shù)和非技術(shù)受眾)并與其他人合作。

　　3.規(guī)劃自我學(xué)習(xí)和提高績效，作為終身學(xué)習(xí)/CPD的基礎(chǔ)。

　　4.行使主動性和個人責(zé)任，包括時間管理。

　　5.通過靈活運用技能、知識和理解來克服困難。

　　以上就是關(guān)于華威大學(xué)數(shù)字系統(tǒng)設(shè)計這門課程的重點內(nèi)容分享，同學(xué)們在課程學(xué)習(xí)路上遇到難題，歡迎咨詢我們考而思的優(yōu)秀教師團(tuán)隊!老師們憑借豐富的課業(yè)輔導(dǎo)經(jīng)驗，可以為大家提供一對一的定制化輔導(dǎo)方案。