課程內(nèi)容：

本課程旨在提供數(shù)字系統(tǒng)設(shè)計(jì)的結(jié)構(gòu)化方法，重點(diǎn)是對(duì)現(xiàn)代數(shù)字系統(tǒng)和分析方法的底層技術(shù)的理解。這是因?yàn)橄到y(tǒng)的設(shè)計(jì)方法和計(jì)算機(jī)輔助對(duì)于處理日益復(fù)雜的系統(tǒng)至關(guān)重要。適當(dāng)?shù)那闆r下，課程還將介紹選定的設(shè)計(jì)問題(如故障、可測(cè)試性)。

課程將首先概述數(shù)字技術(shù)及其發(fā)展，以及對(duì)設(shè)計(jì)實(shí)現(xiàn)的影響。學(xué)生將學(xué)習(xí)最新的基礎(chǔ)理論和基本構(gòu)建模塊，為更高層次的系統(tǒng)設(shè)計(jì)做準(zhǔn)備。其次，結(jié)構(gòu)化方法將用于快速引導(dǎo)學(xué)生從基本的組合邏輯到更復(fù)雜的數(shù)字系統(tǒng)，如RTL或可編程處理器。最后，設(shè)計(jì)權(quán)衡和優(yōu)化是設(shè)計(jì)過程中不可或缺的一部分。此外，課程還將介紹作為高級(jí)設(shè)計(jì)工具的硬件描述語言(Verilog)。資源允許的情況下，學(xué)生將有機(jī)會(huì)獲得使用Verilog的經(jīng)驗(yàn)。